Circuit SSI202
De MicElectroLinGenMet.
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Le circuit intégré décodeur DTMF SSI 202
(Article tiré de la revue Electronique Pratique n°148)
Caractéristiques générales Alimentation: 5 V (7 V au maximum). Consommation: 10 mA.
Le circuit est capable de traiter soit 12, soit 16 paires de fréquences du système DTMF . Le décodage se réalise soit en code hexadécimal, soit en binaire codé 2 x 8. Des filtres équipent l'entrée du signal analogique à décoder; de plus, un dispositif de rejet automatique du 50 Hz est prévu dans la structure interne du CI. Les sorties sont à trois états : bas, haut et haute impédance (c'est-à-dire isolées de la structure interne). Le circuit intégré se présente sous la forme d'un boîtier rectangulaire de 18 broches « dual in line » (2 rangées de 9). Il commence à être disponible auprès d'un nombre grandissant de fournisseurs, au même titre que le TCM5089 d'ailleurs; en particulier, il est possible de se le procurer chez Sélectronic.
Signaux d'entrée
Ces signaux sont à présenter sur l'entrée « ANALOG IN ». L'amplitude des signaux doit être comprise entre -32 et -2 dB, ce qui correspond respectivement à une tension efficace de 0,019 V et de 0,615 V. On voit donc que le niveau des signaux présentés doit être relativement faible. C'est la raison pour laquelle le transformateur de couplage doit plutôt opérer un abaissement de niveau qu'un relèvement, quitte, en cas de nécessité, à réaliser de nouveau une amplification
Base de temps
La base de temps est entièrement définie et générée intérieurement par le recours à un quartz de 3,579545 MHz (le même qui est mis en reuvre pour le [documents/elec/html/tcm5089.htm TCM 5089]). Ce quartz est relié aux broches « XIN » et XOUT ». Une résistance de 1 M est également à monter en parallèle sur ces mêmes broches. Ce sont les seuls composants périphériques nécessaires au fonctionnement du SSI 202, ce qui montre son haut degré de sophistication. La base de temps est opérationnelle à condition que l'entrée « XEN » soit soumise à un état haut; si on relie cette broche à un état bas, la base de temps interne est neutralisée. La sortie « ATB » peut être utilisée pour reporter la base de temps interne, après division, vers d'autres circuits SSI 202, qui, dans ce cas, n'auraient pas besoin d'être équipés de quartz. Dans cette configuration, le SSI « pilote » est monté comme décrit ci-dessus ; en revanche, les SSI « pilotés » auront : - leur entrée « XIN » reliée à un état haut, - leur entrée « XEN » reliée à un état bas, - leur broche « ATB » (qui devient ainsi une entrée) est à relier à la sortie « ATB » du SSI « pi- lote ».
Le décodage
Le circuit SSI 202 est capable de réaliser le décodage suivant deux versions différentes. Si on relie l'entrée « HEX/B28 » à un état haut, le décodage se réalise suivant le système hexadécimal repris par les quatre premières colonnes du tableau de la figure 4. C'est d'ailleurs le mode qui a été retenu dans la présente application. En revanche, si on soumet cette entrée à un niveau bas, le décodage s'effectue en mode binaire 2 x 8, comme l'indiquent les quatre dernières colonnes du même tableau .
L'entrée « IN 1633 »
Si on soumet cette entrée à un état haut, il se produit la neutralisation de la détection de la co- lonne correspondant à 1 633 Hz. Il s'agit des touches A, B, C et D, qui ne sont pas disponibles, en général, sur un clavier téléphonique. C'est ce mode de fonctionnement qui a été choisi dans notre montage. En revanche, si cette entrée est reliée à un état bas, le circuit décode l'ensemble des seize combinaisons des paires de fréquences d'un clavier de quatre rangées et de quatre colonnes (16 touches).
Les sorties D1, D2, D4 et D8
Les niveaux logiques, résultat du décodage, sont disponibles sur les sorties D1, D2, D4 et D8, à condition que l'entrée « EN » soit soumise à un état haut. Si cette entrée est reliée à un état bas, les sorties Di prennent systématiquement le troisième état, encore appelé état de haute impé- dance, pour lequel les sorties en question sont totalement découplées de la structure interne du circuit intégré. S l'entrée « EN » est reliée à un état haut, les niveaux de décodage apparaissent après un certain délai (environ 25 ms) d'établissement du signal analogique d'entrée et disparaissent (troisième état sur les quatre sorties) après le début d'une pause, éga lement après une temporisation de 35 à 40 ms (voir les oscillogrammes de la figure 4).
Le contrôle du décodage
La sortie « DV » permét le contrôle du décodage. Si ce dernier est reconnu comme valable, la sortie « DV » passe à l'état haut. Elle passe à l'état bas, avec un certain retard, dès que le si- gnal analogique d'entrée cesse. Mais ce passage à l'état bas se produit dans tous les cas avant le passage au troisième état des sorties Di. Dans la présente application, la sortie « DV » est reliée à l'entrée « EN », ce qui donne encore davantage de fiabilité de fonctionnement. Il existe un second moyen de faire passer cette sortie « DV » à l'état bas après la détection d'un décodage reconnu comme correct : c'est de soumettre l'entrée « CL DRY », même très briève- ment, à un état haut. Dans ce cas, la sortie « DV » passe immédiatement à l'état bas, même si l'entrée « ANALOG IN » n'a pas encore détecté de pause et continue de recevoir le signal à décoder. Nous n'avons pas fait appel à cette propriété dans le présent montâge: l'entrée « CL DRY » restant soumise en permanence à un état bas.
Datasheet
Circuit intégré équivalent : CD22202.pdf
